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vhdl赋值
VHDL
里 二维数组的
赋值
问题
答:
先假设你的定义正确,那么你的信号w一定是w(x,y)类型的,那你调用的时候就不能只用一个参数x,(y呢?);其次,你的定义是相互矛盾的,本身就有问题。你想:端口b是一个标准逻辑位矢量的类型,把它赋给一个二维数组w(x,y)类型,本身就违反了同型
赋值
的规则,是不可能实现的;正确的做法应该...
VHDL
中怎么对端口和信号
赋值
,赋值后马上起作用吗?
答:
vhdl用<=来给信号或者是端口赋值,如果是信号是寄存器的话,需要等时钟来了,赋值才起作用
,如果信号不是寄存器的话则可以马上起作用。
VHDL
有8个常数需要用到,怎么把他们放到一个数组里,
赋值
怎么弄?
答:
constant R : matrix_index:=( x"15", x"0F", x"0A", x"06", x"2F", x"3A", x"4E", x"50 );--定义了常数数组R[8]--使用时跟C语言中一样,加下标就可以了,上面是用downto定义了方向,故R[0]是最后一项,如在R数组中R[0]=X"50",R[3]=X"2F",R[7]= x"15"
VHDL
...
在
vhdl
语言中,
赋值
语句是并行执行的吗?
答:
VHDL的信号赋值语句分为顺序信号赋值语句和并行信号赋值语句
。出现在进程体或者子程序中的信号赋值语句是顺序的,而出现在结构体中的信号赋值语句是并行的。
vhdl
语言如何使一个赋初值信号语句只用一次以后都不会重复执行_百度知 ...
答:
1,
在你的process进程语句内,加一句,使信号(例如:d0)的当前值赋值给d0
。这个d0就会随着你信号的变换而变化了。2或者你定义一个状态么。令这个信号的初始状态为你想要的值就行了呗。例如。signal :state :d0:= xxx;
vhdl
中整数不能
赋值
给std_logic_vector 吗?
答:
std_logic_vector 是标准逻辑矢量,定义的是长度大于1的变量,需要确定
赋值
方向 (n downto 0) or (0 upto n)。所以是不能的,可以赋如"0011001"
在
vhdl
语句中begin...end之间的
赋值
语句和if语句是并行的吗?_百度知 ...
答:
有一种情况,对同一个信号多次
赋值
,比如:a <= x"00";if cond1 = true then a<= x"01";elsif cond2 = true then a<= x"02";end if;看起来不太并行,其实相当于:if cond1 = true then a<= x"01";elsif cond2 = true then a<= x"02";else a <= x"00";end if;但是...
VHDL
整形数组的
赋值
答:
你写AA<="0002215747",我想你应该是想一下子给AA赋完10个整数值。可是你应该能看出,0002215747只能表示1个整数,而不是10个整数。正确的写法是:AA <= (0,0,0,2,2,1,5,7,4,7);如果你想单独给AA中的某个元素
赋值
,比如给AA(2)赋值,可以写:AA(2) <= 482;——Medied.Lee ...
vhdl
语言在状态机中信号
赋值
是不是会延时一个周期?
答:
这个只跟状态机的rtl设计相关,一般来说我们都用时钟来做状态机状态的更新,然后根据状态利用组合逻辑来做信号的
赋值
。所以看起来好像有一个时钟周期的延时,才进行信号赋值。
VHDL
中std_logic_vector(4095 dow nto 0)怎么赋0初值
答:
假如这个信号名称为:sig 则sig <= (others => '0');即表示对sig的所有位宽均
赋值
为0;用OTHERS写法的好处是,不需要介意位宽,请采纳哈!!
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