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基于VHDL的时钟设计
数字
时钟VHDL 语言
,为何当显示00:59:59,后一秒时就会跳动很多次,而不是...
答:
程序有问题。进位那个程序你看看有没有造成循环
请问考研考清华大学集成电路与系统专业,专业课考试的知识范围和参考书籍...
答:
课程编号:71020023 课程名称:数字大规模集成电路 任课教师:周润德 内容简介:VLSI小尺寸器件的模型和物理问题;MOS数字VLSI的原理、结构和
设计
方法;VLSI电路中的时延及各种
时钟
技术;VLSI的同步时钟和异步时钟系统;逻辑和存储器的VLSI系统设计方法及VLSI的并行算法和体系结构。 课程编号:71020033 课程名称:模拟大规模集成电路...
用于项目开发的可编程芯片。
答:
VHDL
是广泛使用的
设计
输人硬件语言,可用于数字电路与系统的描述、模拟和自动设计.CPLD/FPGA(复杂可编程逻辑器件/现场可编程门阵列)为数字系统的设计带灵活性,兼有串!并行工作方式和高集成度!高速!高可靠性等明显的特点,CPLD/FPGA
的时钟
延迟可达纳秒级,结合其并行工作方式,在超高速领域和实时测控方面有非常广泛的应用...
如何实现CPLD计数功能的调试??
答:
(1).设计输入:设计输入有多种方式,目前最常用的有电路图和硬件描述语言两种,对于简单
的设计
,可采用原理图的方式设计,对于复杂的设计可使用原理图或硬件描述语言(Verilog、AHDL、
VHDL语言
),或者两者混用,采用层次化设计方法,分模块层次地进行描述。原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的...
PPM脉冲位置调制相关原理、实现方法、资料、文章、论文!
答:
QuartusⅡ提供了方便的
设计
输入方式、快速的编译和直接易懂的器件编程。参考文献 [1] 求实科技.CPLD/FPGA应用开发技术与工程实践.北京:人民邮电出版社,2005 [2] 任爱锋等.
基于
FPGA的嵌入式系统设计.西安:西安电子科技大学出版社,2004 [3] 付用庆.
VHDL语言
及其应用.北京:高等教育出版社,2005 [4...
高斯白噪声有哪两种表示形式?
答:
3 硬件实现 在 ISE8.1i 开发环境中使用
VHDL 语言
可实现上述高斯白噪声发生器的功能。本
设计
选用 Xil-inx 的 xc3s1200e-4fg320 作为目标器件。其硬件实现框图如图 5 所示。 产生高斯白噪声先后通过两个模块来实现。一是均匀随机数发生模块;二是均匀分布向高斯分布转化模块。其中均匀随机数发生模块包括 m 序列...
spi和iic技术的应用和比较
答:
器件退出总线竞争后,
时钟
线置高电平。 2.1 通讯的启动与停止 在主机方式下,接收数据时,ISP器件必须通过启动信号生成器送出一个启动信号,然后发送从机的地址信号和读写信号。只有这样,才能在总线上发送数据。该过程由控制寄存器启动。
VHDL
描述如下: PROCESS(WR,CS) ——WR IS CPU WRITE SIGNAL ——CS IS THIS ...
C语言中handle类型是什么意思?
答:
handle是句柄类型,来源于Handle-C,Handle-C是硬件描述语言。windows在创建一个系统对象的同时,把一个句柄赋值给这个实体 ,可以用这个句柄来识别或者修改这个对象, 这就是handle句柄的作用。
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