用vhdl设计4位同步二进制加法计数器

如题所述

第1个回答 2013-12-25

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT4B IS
PORT ( CLK,RST : IN STD_LOGIC;
DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );
END;
ARCHITECTURE DACC OF CNT4B IS
SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);
BEGIN
PROCESS(CLK,RST)
BEGIN
IF RST = '0' THEN Q1<="0000";
ELSIF CLK'EVENT AND CLK = '0' THEN
Q1<=Q1+1;
END IF;
END PROCESS;
DOUT<=Q1 ;
END;追问

谢谢

追答

不客气。请采纳。

本回答被提问者采纳

相似回答

用vhdl设计4位同步二进制加法计数器,输入为时钟端clk和异步清除端clr...答：port(clk,clr:in std_logic;c:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e is begin process(clk,clr)begin if clr = '1' then --异步清零 q<=0;c<='0';elsif clk'event and clk='1'then --同步加计数 if q=15 then q<=0;c<...

VHDL设计的四位二进制加法计数器和减法计数器的代码?答：use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--- entity count is port(, clk: in std_logic;K: in std_logic;Q:buffer std_logic_vector(3 downto 0));end count;--- architecture behave of count is begin process(clk)variable ...

跪求好人救急~~~用VHDL设计4位二进制同步加减法可逆计数器。答：这是四位的二进制加法计数器，cq是你的q,进位cout是你的c，加减法其实很简单，加一个if语句即可，减法其实也是加法，不过二进制的减法是该数的补码加一。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity exp_cnt2 is port(clk,clrn,en:in std_logic;cq:out ...

大家正在搜

四位二进制加法计数器vhdl 2位10进制加法计数器vhdl 异步清零十进制加法计数器vhdl eda十进制加法计数器设计 16进制加法计数器vhdl 十进制加减法计数器vhdl语言八位二进制加法计数器一个四位二进制加法计数器 verilog十六进制加法计数器