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    • 试用VHDL语言描述同步模60(60的二进制数为111100)加减可控计数器，要求：

    1、电路具有异步清零功能，清零控制信号为CLRN（低电平有效）；
    2、电路具有计数使能控制功能，使能控制信号为EN（高电平有效），当使能控制信号有效时，允许计数，否则电路处于保持状态；
    3、计数器加减控制信号为UD，当UD＝0时，电路为加计数；当UD＝1时，电路作减计数。
    电路带有进位/借位输出端CO。

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    第1个回答  2011-07-12
    计算机书？

    计算机里第一位0表示正数，1表示负数
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