基于VHDL的数字钟设计

Question

1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。2、熟练掌握各种计数器的使用。3、能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。4、能用低位的进位输出构成高位的计数脉冲。设计提示:1、时钟源使用频率为0.1Hz的连续脉冲。2、设置两个按钮，一个供“开始”及“停止”用，一个供系统“复位”用。3、时钟显示使用数码管显示。4、“时显示”部分应注意12点后显示1点。5、注意各部分的关系，由低位到高位逐级设计、调试。 Q Q：355554746

Answer 1

（二）设计方案及工作原理 数字电子钟的逻辑框图如图1所示。它由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲