基于原理图描述的,这是一个24进制的计数器,把十位和个位的输出那里的连接改改就行了,会吧?
下面是基于verilog语言描述的:
module cnt24(ten,one,co,clk,clr);
output[3:0] ten,one;
output co;
input clk,clr;
reg[3:0] ten,one;
reg co;
always @(posedge clk)
begin
if(clr)
begin ten<=0;one<=0; end
else
begin
if({ten,one}==8'b00100011)
begin ten<=0;one<=0;co<=1; end
else if(one==4'b1001)
begin one<=0;ten<=ten+1;co<=0; end
else
begin one=one+1;co<=0; end
end
end
endmodule
还有基于vhdl语言描述的,具体参考潘松老师的那本书或者周润景老师的那本书。