如何将用VHDL语言描述的数字秒表程序的各个模块儿连接起来，编译的时候只需要顶层文件吗？

如题所述

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推荐答案 2014-04-21

你可以将每个模块单独用 VHD 文件写好顶层文件可以用元件例化的办法把各个模块和输入输出端口联系起来。或者将每个模块封装为元件，顶层文件直接用原理图来画图实现。所有设计文件都放在同一个工程文件夹里，这样比较方便。

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第1个回答 2014-04-21

肯定不是啊，你的顶层文件是例化各个模块，模块式分别写在对应文件里面的编译器编译顶层文件翻译对应模块的时候，不然是要去对应子文件里查找相应模块的代码

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vhdl 秒表程序如何用例化语句将各模块连起来答：begin u1:huo port map(a=>a,b=>b,ab=>c); --对应将两个模块的端口连接起来，u2:huo port map(ab=>a,c=>b,c=>d);end art;

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