现在有个项目，需用FPGA产生脉冲宽度为50ns，脉冲重复频率为10KHz的窄脉冲？？有什么思路吗？？谢谢！！

我看到你以前在百度知道上有关这类问题的。。还请帮忙？？

推荐答案 2014-03-14

（1） CLK(时钟）要设计好，频率10K，要计算好的的CLK是多大；
（2）用什么方法实现脉冲的产生。

提供一个思路：你可以设计2个RAM表（存数据），（可以用IP核）。
1个存50ns的高电平（‘1’），另一个全存‘0’，
然后分频（或是用PLL）算好什么时候让FPGA输出2个RAM表的数据。
要算成10K的频率。这个不难的。

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其他回答

第1个回答 2014-03-16

本人做过这类项目qq号：377761598，大兵16告诉我输入，可以提供代码给你VHDL的

第2个回答 2014-03-13

传统方式，时钟计数就可以吧？很严格要求50ns？时钟倍频试试看

第3个回答 2014-03-13

这种很简单啊。。。。。。。。

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用fpga产生脉冲信号答：脉宽是10ns的话简单一点就用100MHz的时钟去计数。周期计数值设为1000000，脉宽计数值设为1就可以了。

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