vhdl元件例化语句问题

Question

当输出端线路有分支时怎么例化啊，就是图中的Yout既与Q相连，又与或非门相连
我的程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY hg2 IS
PORT (Data1,Data2,CLK : IN STD_LOGIC;
Yout : OUT STD_LOGIC);
END ENTITY hg2;
ARCHITECTURE BHF OF hg2 IS
COMPONENT nora
PORT ( A,B :IN STD_LOGIC; C :OUT STD_LOGIC);
END COMPONENT;
COMPONENT DFF1
PORT (G,D :IN STD_LOGIC; Q : OUT STD_LOGIC);
END COMPONENT;
SIGNAL NET1,NET2,NET3 : STD_LOGIC;
BEGIN
U1 : DFF1 PORT MAP(G => CLK,D => NET1,Q => NET2);
U2 : DFF1 PORT MAP(G => NET2,D => Data1,Q => Yout);
U3 : nora PORT MAP(A => Data2, B => Yout, C => NET1);
END ARCHITECTURE BHF;
貌似Yout不能连两次。

Answer 1

你的描述中，Yout的模式不正确，它是带有反馈的输出端，其端口模式为Buffer，而不是OUT。你在实体的端口声明中，将其声明为Yout : BUFFER STD_LOGIC就行了。