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怎样用verilog语言编写以秒为单位的计时器 ,让两个数码管显示。请求指点,谢谢啦
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推荐答案 2011-06-23
不知道你的主时钟频率是多少,假如是主时钟CLK是50Mhz的话,你就用计数器:计数到(50,000,000/2)-1的时候,clk<=~clk, clk就是一秒的脉冲。 1Hz
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其他回答
第1个回答 2011-06-19
是什么单片机??
追问
FPGA
追答
这个语言我不会,用c语言我知道!
第2个回答 2011-06-19
这是静态显示了,和扫描时间没关系。
确认程序烧进去没?
追问
对啊 是只有两个数码管通就行了 谢谢啦
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请问一下
verilog怎样写数码管显示
?
答:
1、首先设计数码管各段连接数字端口。2、然后设置 4~11 引脚为输出模式。3、接着创建显示数字5函数。4、然后主体显示数字5
。5、然后延迟一秒。6、最后创建显示函数4。7、主体显示数字4,这样就完成了数码管显示数字。
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用verilog语言
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数码管
动态
显示
从左到右为123456?
答:
具体地,我们使用一个名为 digit 的数组来存储要显示的数字,然后将 digit 数组中对应的数字输出到 digit_out 信号中。在复位信号下降沿到来时,我们将计数器和数码管输出信号都重置为0,以确保数码管从最左边的数字开始显示。这样,当时钟信号不断变化时
,数码管
就会动态显示从左到右为 123456 的数字...
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