33问答网
所有问题
在verilog设计中,给时序逻辑电路清零,有哪两种方法,如何实现?
如题所述
举报该问题
推荐答案 2020-12-12
verilog可以利用同步复位和异步复位来给
时序逻辑电路
清零，同步复位是需要有时钟，在时钟沿来的时候检测复位信号的值，如果复位信号有效，则对电路清零。异步复位比较简单，复位信号直接连到d触发器的复位端，一旦复位信号有效就对电路清零。
温馨提示：答案为网友推荐，仅供参考
当前网址：
http://33.wendadaohang.com/zd/cRch40d5B44h5W4RhcW.html
相似回答
Verilog时序逻辑
输出
如何
初始化?
答：
verilog
描写的是
电路，电路
只有通过复位才能有初始值。你这个电路需要写一个testbench才能有输出的波形，单单是这个电路的话，因为没有输入，所以没有输出也就没有波形了。变量初始化赋值，那个是一个软件的行为，只能在testbench里面
实现
。在实际的电路是做不到的。
有关EDA
设计
的问题(
Verilog
语言)!!!
答：
你也就是想让下面的语句执行2次对吧，
可以用计数器实现
。程序开始计数器初值赋0；比如说S2状态可以像下面这样写：s2:begin if(cnt==1)begin cnt<=0;next_state<=S 3;end else begin cnt<=cnt+1;next_state<=S2;end end
Verilog设计
教程:
如何
从基础到实践进行数字
电路
建模?
答：
第1章:
Verilog
基础知识 1.1 硬件描述语言(HDL)概述 1.2.1 Verilog HDL的基本概念 1.2.2 Verilog HDL的发展历程 1.3 Verilog HDL与VHDL的比较 1.4 Verilog应用和设计选择 1.4.1 传统
设计方法
：
电路
原理图输入法 1.4.2 Verilog HDL设计的优劣势与传统方法比较 1.4...
大家正在搜
verilog时序逻辑和组合逻辑
时序逻辑电路有哪两类
verilog组合逻辑设计
时序逻辑电路一定有
verilog四种逻辑状态
verilog种逻辑运算符
组合逻辑和时序逻辑
组合逻辑和时序逻辑的区别
不是时序逻辑电路
相关问题
时序逻辑电路的设计方法是什么?
verilog一个程序中同时有组合逻辑电路和时序逻辑电路用什...
EDA VHDL设计中, 给时序电路清零的方法?如题 谢谢了
verilog简单分频时序逻辑电路的设计时怎样生成波性文件
Verilog时序逻辑电路设计可以写assign语句吗？
数电，设计一个时序逻辑电路，实现以下功能
verilog时序逻辑电路设计过程需要注意哪些 verilo...
简答题 时序逻辑电路的表达方式有哪些?