将四个工作在J=1和K=1条件下的JK触发器级联成的一个四位二进制（M=16）计数器。
同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。
为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。
扩展资料：
计数器按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
同步二进制减法计数器
（1）、设计思想 ：
①、 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。
②、 应控制触发器的输入端，可将触发器接成T触发器。
当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；
当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。
（2）、触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位 。
10－1=1
100－1=11
1000－1=111
10000－1=1111
参考资料：百度百科-二进制计数器
4位二进制同步计数器是由四个JK触发器组成的M＝2的4位二进制同步计数器。计数脉冲N同时接于各位触发器的时钟脉冲输入CP端，当计数脉冲到来时，各触发器同时被触发，触发器状态由前级的现态决定后级的次态，应该翻转的触发器是同时翻转更新的，没有各级延迟时间的积累问题。
扩展资料：
由于同步计数器的时钟脉冲同时作用于各个触发器翻转，工作速度较快，克服了异步触发器所遇到的触发器逐级延迟问题，于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰。
但是同步计数器的电路结构较异步计数器复杂，需要增加一些输入控制电路，如果同步计数器级数增加，就会使得计数脉冲的负载加重，其工作速度要受这些控制电路的传输延迟时间的限制。
参考资料来源：
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