如何用Verilog设计一个异步清0、同步时钟使能和异步数据加载型8位二进制家法计数器？

Question

如题~最好能解说下为什么那么设计~谢谢

Answer 1

1、在jsp或者html中使用jquery发送ajax请求，这里是获取后台的某个接口。

2、只需要修改ajax请求中的async参数即可，async是异步的意思，如果需要设置同步，只需要设置为async=false。

3、设置成异步只需要修改async=true就是异步了，javascript代码运行时并不会等待ajax返回结果，而是直接向下执行。

4、为了测试完整，这里贴出后台接口的大概处理代码。

Answer 2

module counter(
clk,
rst_n,
load,
loaden,
cnt
);

input clk;
input rst_n;
input [7:0] load;
input loaden;
output [7:0] cnt;

reg [7:0] cnt;

always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 8'b0;
else if(loaden)
cnt <= load;
else
cnt <= cnt + 8'b1;
end

endmodule
你的要求是这样的，所以这样设计。本回答被提问者采纳