设计一个时序逻辑电路4位同步（异步）计数器,选择其中一个用VHDL完成设计

Question

(1)简述主要设计思路；
(2)用max—plusⅡ完成编译运行；
(3)完成波形仿真

Answer 1

1.编辑输入VHDL程序并设为当前工程文件

设：clr为系统时钟，clr为异步清零控制端，load为同步置数控制端，date为同步置数数据输入端口，count为计数器输出端口

实体名为：add4b.VHD

2.编译设计文件并予仿真验证

VHDL程序：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

ENTITY add4b IS

PORT(

date:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

load:IN STD_LOGIC;

clr:IN STD_LOGIC;

clk:IN STD_LOGIC;

count:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)

);

END ENTITY add4b;

ARCHITECTURE upcount OF add4b IS

BEGIN

upcount:PROCESS(clk,clr)

BEGIN

  IF clr='1' THEN count<=x"0";

  ELSIF rising_edge(clk) THEN

IF load='1' THEN count<=date;

ELSE count<= count +1;

END IF;

     END IF;

  END PROCESS upcount;

END upcount;

3.波形仿真

Answer 2

牛 比我发问题还早 嘿嘿 O(∩_∩)O哈哈~