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基于VHDL的时钟设计
求一个数字跑表
VHDL
程序,(
时钟
输入(CLK)、复位(CLR)和启动/暂停(PAUSE...
答:
以下有一个波形仿真过了,但是下载时有点问题的代码,如果你解决了告诉我哈,谢谢 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY PAOBIAO IS PORT(CLK,CLR,PAUSE:IN STD_LOGIC;cs1:OUT std_logic_vector(6 DOWNTO 0);cs2:...
谁会用
vhdl
写一个用四位八段数码管动态显示四位数字的程序啊?用clk时 ...
答:
U1:counter10 PORT MAP(carry(1),count,carry(2),q1);U2:counter6 PORT MAP(carry(2),count,carry(3),q2);U3:counter10 PORT MAP(carry(3),count,carry(4),q3);ledscanclk<=clktemp(5);PROCESS(ledscanclk)--ledscanclk为扫描
时钟
BEGIN IF(ledscanclk'EVENT AND ledscanclk='1')...
VHDL语言
写一个时常为1S的高电平信号(非周期),芯片
时钟
为20MHz
答:
是用原理图吗?用最后一个模20计数器的进位将一个D触发器置1,将这个D触发器的输出送给所有(或最后一个)计数器。这样,计数器就停止计数了。同时,你应该有一个信号表示计数器开始计时,这个信号用来把所有计数器清0,并把刚才说的D触发器也清0,允许所有的计数器工作。等最后一个计数器进位产生...
在
VHDL中
,如何描述
时钟
信号上升沿和下降沿?
答:
上升沿:process(i)begin if(i'event and i = '1') then DO SOMETHING;end if;end process;下降沿:i = '0'
高速分频器
设计
(
VHDL
) 有一个10MHz
的时钟
源,为得到4Hz,3Hz,2Hz和1Hz...
答:
这是我这次毕业
设计
的部分分频模块,绝对可用,很简单的。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY fenpin IS PORT(cp_50m:IN STD_LOGIC; --50MHz 输入50MHz cp0:OUT STD_LOGIC; --1MHz 输出1MHz cp1:OUT STD_LOGIC); -4s E...
基于
FPGA显示数字钟
答:
2013-04-21
基于
FPGA的数字钟的设计 2011-02-18 题目: 基于FPGA数字钟的设计与调试 5 2014-01-07 急求一份基于FPGA
的电子钟
(时分秒显示、校时、定时闹钟等功... 1 2011-03-19 基于FPGA的数字钟设计 2013-05-23 基于fpga数字
钟设计VHDL
怎么实现1602液晶显示时钟 2017-07-03 基于fpga的数字钟设计怎...
基于
FPGA技术的数字
时钟
万年历
设计
答:
开发环境MAX—PLUSII,ZY11EDA13BE 试验系统,
VHDL 语言
.【
设计
原理】数字钟的主体是计数器,它记录并显示接收到的秒脉冲个数,其中秒和分为模60计数器,小时是模24计数器,分别产生3位BCD码。BCD码经译码,驱动后接数码管显示电路。秒模60计数器的进位作为分模60计数器
的时钟
,分模60计数器的...
用
vhdl设计
4位同步二进制加法计数器,输入为
时钟
端clk和异步清除端clr...
答:
library ieee;use ieee.std_logic_1164.all;entity cnt4e is port(clk,clr:in std_logic;c:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e is begin process(clk,clr)begin if clr = '1' then --异步清零 q<=0;c<='0';elsif clk'event an...
在
VHDL设计
中,给时序电路清零(复位)有两种方法,他们是什么?
答:
同步清零和异步清零。同步清零是指与
时钟
同步,即
时钟
触发条件满足时检测清零信号是否有效,有效则在下一个时间周期的触发条件下,执行清零。异步清零是清零信号有效时,无视触发脉冲,立即清零。
VHDL
问题 同一进程中不同
时钟
信号问题
答:
你是要写一个状态机么?建议你先看看状态机的书写规范 状态机有一段式、两段式和三段式书写方式 一般建议用两段式或者三段式 这里不能粘附件,我给你一个一段式的模板吧 你仅仅参考一下,如果想学
vhdl
还是好好看看资料吧 process (clk_i, rst_i)begin -- process if rst_i = '1' then ...
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