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基于VHDL的时钟设计
数字
钟设计
用
VHDL语言
实现 你怎么做的
答:
源代码如下 自己把各个模块打好包 下面有个图 自己看看 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TZKZQ IS PORT(KEY: IN STD_LOGIC_VECTOR(1 DOWNTO 0); --按键信号 CLK_KEY: IN STD_LOGIC; --键盘扫描信号 MAX_DAYS:IN STD_LOGIC_...
怎样用
VHDL设计
含有异步清零和同步
时钟
使能的10位加法计数器_百度知 ...
答:
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add is port(clr,en,clkin:in std_logic; ---清零,使能及触发
时钟
a,b:in std_logic_vector(9 downto 0);---加数 c:out std_logic_vector(9 downto 0);---和 ci:out std_logic ---进位 );end...
VHDL语言的时钟设计
的问题
答:
port(ci: in std_logic; 计数使能 nreset: in std_logic; 清零端 load: in std_logic; 置数使能 d: in std_logic_vector(7 downto 0); 置数输入 clk: in std_logic;
时钟
输入 co: out std_logic; 进位输出 qh: buffer std_logic_vector(3 downto 0); 计数器高...
如何用
VHDL
写双
时钟
加减计数器(10进制的)
答:
当ctrl为‘1’时,cp_u 为有效,当ctrl为‘0’时,CP_D 有效,这样就可以用一个
时钟
和一个控制信号实现双时钟控制。中间可以用一些门电路将它们连接。门电路用
vhdl语言
也是很容易实现的。具体连接就需要你仔细斟酌了。参考:cp_u<=clk & ctrl;cp_d<=not(ctrl) & clk;
用
VHDL设计
一个2分频、3分频、16分频信号的分频电路,一个
时钟
输入,一个...
答:
library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin is port(clk_in :in std_logic;---input clk 50MHz clk_2 :out std_logic;clk_3 :out std_logic;clk_16:out std_logic);---输出clk end fenpin;architecture ...
急!!!求一个
VHDL
编程把一个高脉冲变成12MHZ
的时钟
答:
你的高频脉冲其频率有多高?
设计
一个分频器,分频系数n=高频脉冲的频率f/12MHz。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div is generic(n:integer :=20);port (clk:in std_logic;q:out std_logic);end div;architecture behave of div is signal ...
求用
VHDL设计
一个秒表0—99秒显示两个数码管
答:
process(clk,reset,count1)---首先进行时钟分频,分成1hz的;begin if reset='1' then count1<=0;elsif clk'event and clk='1' then if count1=?? then ---这个倍数根据你的FPGA板
的时钟
频率和1hz进行计算 count1<=0;clk_div<=not clk_div;else count<=count+1;end if;end if;end ...
怎样用
VHDL
编写一个 24进制
的时钟
代码?
答:
有这个是不够的,你自己还是要写调时部分。。。那CO输出是进位输出方便你要写星期,用不到的话自己修改...library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT24 is port(EN,Clk,RST : in std_logic;hour1,hour0 : in std_logic_vector(3 downto...
用
VHDL设计
一个倒计时计数器,lcd实时显示秒表计时值,
时钟
信号50mHz,同步...
答:
初始计时25s 通过ta tb可以对倒计时进行设置0~99s qa qb输出到显示 后面接个译码器就可以显示 ldn是调节有效位 en为开始倒计时按键 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC;TA,TB,KK: IN BI...
VHDL
10分频电路
时钟
的程序 越简单越好 能在Modelsim上仿真
答:
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpq IS PORT ( CLK : IN STD_LOGIC; --输入
时钟
CLK1 : OUT STD_LOGIC); --输出时钟 END fenpq; ARCHITECTURE behav OF fenpq IS BEGIN PROCESS (CLK)VARIABLE ss,CLK11:STD_LOGIC_VECT...
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