32进制同步加法计数器的完整程序，今日急求，EDA课程设计。

Question

如题所述

Answer 1

//Verilog Code
module counter32(clk,rst,counter,co);
 input clk;
 input rst;
 output [4:0] counter;
 output co;
 reg [4:0] counter;
 always @(posedge clk)    //sync reset
 if(rst)
   counter <= 5'b0;

 else
   counter <= counter + 1'b1;

assign co=&counter;        //overflow flag
endmodule

追问

不是

我要的是EDA的